IBM 和三星宣布了一种新的半导体制造设计架构，他们称之为垂直传输纳米片场效应晶体管(简称 VTFET)。与类似规模的 finFET 替代方案相比，新的制造设计原则有望进一步提高晶体管密度，并在相同的功耗下将性能提高一倍，或者在相同的整体性能下将能效提高 85%。

新的 VFET 配置在晶圆上垂直排列层，通过缩小栅距和消除虚拟隔离栅显着提高了密度缩放。 (图片来源：IBM)

提高晶体管密度是一项越来越困难的任务的一个原因是，晶体管通常以水平方式排列和布局在晶片中。这里的问题是晶体管元件在芯片上占据的表面积比垂直排列时要大得多。在现有工艺中，晶体管密度的增加主要集中在减小这些组件的尺寸上，例如间隔物、栅极和线间距。然而，这些基本单元(还包括晶体管之间的绝缘元件)仍然必须适应接触栅间距 (CGP) - 布局功能晶体管所需的最小面积。但是，如果晶体管实际上是垂直设计的，而不是水平设计的呢?

VTFET(左)和横向 FET(右)晶体管的排列方式并排比较，电流流过它们。 (图片来源：IBM)

VTFET 正是这样做的;这是一种设计晶体管的新方法，实际上将它们垂直放置在晶圆上，允许它们在 Z 轴上缩放，而不是占用宝贵的晶圆占地面积。这使制造商能够减少功能晶体管所需的组件数量(他们现在可以省去晶体管间绝缘体)，从而使它们能够更靠近地放置。在这种排列中，电流自然地垂直流动，而不是当前采用的常见水平电流。摆脱了水平缩放的限制，研究人员现在可以针对芯片的功率和性能特性独立优化晶体管组件——例如间隔、触点和栅极尺寸。